什么是晶圓級封裝？

隨著AI對更強大計算的需求增加，以及半導體行業(yè)進入在封裝中使用多個“Chiplet”的異構時代，封裝更加復雜和精密，對信號傳輸速度、功率傳輸、設計規(guī)則和封裝基板穩(wěn)定性的改進將至關重要。

晶圓級封裝(Wafer Level Packaging，縮寫WLP)是一種先進的封裝技術，與打線型（Wire-Bond）和倒裝型（Flip-Chip）封裝技術相比 ，能省去打金屬線、外延引腳（如QFP）、基板或引線框等工序。

晶圓級封裝具有以下優(yōu)點：

封裝尺寸小

由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴展，使得WLP的封裝尺寸幾乎等于芯片尺寸。

高傳輸速度

與傳統(tǒng)金屬引線產品相比，WLP一般有較短的連接線路，在高速和高頻情況下，表現(xiàn)較好。

高密度連接

WLP可運用數組式連接，芯片和電路板之間連接不限制于芯片四周，提高單位面積的連接密度。

生產周期短

WLP從芯片制造到、封裝到成品的整個過程中，中間環(huán)節(jié)大大減少，生產效率高，周期縮短很多。

工藝成本低

WLP是在硅片層面上完成封裝測試的，以批量化的生產方式達到成本最小化的目標。

重新分配層（RDL）技術

晶圓級封裝方法可分為四種不同類型：

晶圓級芯片封裝（WLCSP）

可直接在晶圓頂部形成導線和錫球（Solder Balls），無需基板。

重新分配層（RDL）

使用晶圓級工藝重新排列芯片上的焊盤位置1，焊盤與外部采取電氣連接方式。

倒片（Flip Chip）封裝

在晶圓上形成焊接凸點2進而完成封裝工藝。

硅通孔（TSV）封裝

通過硅通孔技術，在堆疊芯片內部實現(xiàn)內部連接。

明陽電路在RDL技術的布局

基于明陽在半導體領域的布局，先進封裝載板與測試板進行工藝技術研發(fā)。

當前工藝主要分為tenting，mSAP，SAP三種，Tenting制程由于蝕刻工藝的限制， 通常難以制作線寬/線距小于30/30μm的線路，mSAP制程的是在超薄銅箔上進行線路銅的加厚，隨后通過閃蝕工得到完整的導電線路。具有制作線寬/線距小至25/25μm及以下的產品的能力，SAP流程與MSAP類似，但底銅更薄，可制作15/20μm的產品。

RDL技術可以制作更小的線路，調整陣列排布，是未來半導體領域重點技術之一。RDL技術相較于MSAP/SAP工藝的優(yōu)點是將鉆孔轉為光刻成孔，具備更高精度，可以制作更小的孔，且使用的光刻膠與PI膠的解析度高于干膜，可以制作更小的線路。

明陽中央實驗室對RDL進行了深入的研究，建立了一條包含磁控濺射，光刻，勻膠顯影，電鍍蝕刻的試驗線。

當前RDL技術已實現(xiàn)在硅基，陶瓷基，有機玻璃基板上的線路制作，可進行銅厚6-8μm，線寬線距8/10μm的二階RDL制作，并已完成部分樣品的制作與交付。

RDL工藝在顯影后，電鍍后，蝕刻后的過程圖片，線路10μm

玻璃基板上的RDL，線寬線距25μm，表面處理鎳鈀金

陶瓷基板上的RDL，雙面圖形，線寬線距25μm

有機基板上的RDL，線寬線距6/8μm，雙面圖形

硅基板上的RDL，線寬線距10/10μm，pitch 85μm

玻璃基板上的三階RDL，線寬線距10/10μm，pitch 85μm